数字集成电路设计工程师
　　Design, verify and debug advanced ASIC/SOC product. The candidate will be involved in the whole cycle of ASIC/SOC design from specification, hdl coding, simulation, synthesis, tapeout, debug to mass production.
　　The candidate needs to understand the old design and add new features.
　　要求：
　　1. Familiar with ASIC/SOC design flow, Verilog HDL, synthesis, DFT, static timing analysis.
　　2. Experiences in interface such as USB,UART,12C and 8bit/32bit CPU core such as 8051 and ARM7 core.
　　3. 硕士研究生或拥有两年以上相关工作经验的本科毕业生
　　4. 熟悉Matlab, Verilog, VHDL, FPGA

　　 混合信号集成电路设计工程师
　　Task：负责混合信号集成电路的设计
　　要求：
　1.硕士研究生或拥有两年以上相关工作经验的本科毕业生
　2.具有混合信号集成电路设计经验，熟悉Cadence, Mentor或SPICE
　3.有基本构造模块（A/D,D/A,PLL,OP-AMP等）设计经验者优先录取
　4.具有团队合作精神

　　 射频集成电路设计工程师
　　负责射频集成电路的设计
　　要求：
　　1.硕士研究生或拥有两年以上相关工作经验的本科毕业生
　　2.具有射频集成电路设计经验，熟悉Cadence, Mentor或SPICE
　　3.有基本构造模块（LNA, PA, Mixer, PLL, VCO等）设计经验者优 先录取

　　 系统工程师
　　负责整机设计/硬件设计
　　要求：
　　1.硕士研究生或拥有两年以上相关工作经验的本科毕业生
　　2.有高频PCB的设计经验。
　　3.有无线或电信设计经验者优先录取

　　 IC版图设计工程师
　　 负责版图设计
　　 要求：
　　1. 熟悉Cadence或 Mentor
　　2. To be involved in schematic entry,layout design,layout verification and tape-out.
　　3. IC layout design preferably with experience of using Cadence Composer, Virtuso, Diva, Draucla DRC/ERC/LVS and Hercules or equivalent CAD tools.


　　 软件工程师
　　负责软件的设计
　　 要求：
　　1. Design, implement and maintain embedded firmware for wireless product.
　　2. Proficiency in C and assembly language.
　　3. Ability to use debug tools such as logical analyzer, oscilloscope and bus analyzer.
有无线或电信设计经验者优先录取